HP Serveur lame HP ProLiant BL680c G7 - Manuel (Page 55)

● Instructions de remplissage de la mémoire de secours en ligne ( Instructions de remplissage de la
mémoire de secours en ligne à la page 55 )
● Instructions de remplissage en mode mémoire mise en miroir ( Instructions relatives au remplissage
en mode mémoire mise en miroir à la page 55 )
Architecture du sous-système de mémoire
L'architecture de mémoire des processeurs Intel® Xeon® de la gamme E7 et de la série 7500 est conçue
pour tirer parti des multiples étapes de l'entrelacement de mémoire dans le but de réduire la latence et
d'augmenter la bande passante.
Chaque processeur Intel® Xeon® de la gamme E7 et de la série 7500 contient deux contrôleurs de
mémoire comme illustré ci-dessous. Chaque contrôleur de mémoire comporte deux bus SMI
fonctionnant en mode Lockstep. Chaque bus SMI se connecte à un SMB ou tampon, comme le montre
l'illustration ci-dessous. Le tampon convertit les signaux SMI en signaux DDR3 et développe la capacité
de mémoire du système. Chaque tampon dispose de deux canaux DDR3 et peut prendre en charge
jusqu'à quatre modules DIMM pour un total de 16 modules DIMM par processeur ou 64 modules DIMM
par lame de serveur HP ProLiant BL680c G7 avec quatre processeurs installés.
La vitesse de la mémoire n'est pas affectée par le nombre de modules DIMM, de rangées ou la tension.
Tous les modules DIMM fonctionnent à la vitesse la plus élevée possible pour un processeur donné.
La vitesse de mémoire DDR3 est une fonction de la vitesse de bus QPI prise en charge par le
processeur :
● Les processeurs d'une vitesse QPI de 6,4 GT/s exécutent la mémoire à 1066 MT/s.
● Les processeurs d'une vitesse QPI de 5,6 GT/s exécutent la mémoire à 978 MT/s.
● Les processeurs d'une vitesse QPI de 4,8 GT/s exécutent la mémoire à 800 MT/s.
Les lignes de cache successives sont entrelacées entre les modules DIMM et les canaux SMI Lockstep
des deux contrôleurs de mémoire dans le processeur de telle sorte que les lignes de cache adjacentes
résident sur différents contrôleurs de mémoire, SMI, modules DIMM et rangées DIMM pour de
meilleures performances. Pour tirer parti de cette fonction, les modules DIMM doivent être placés
équitablement entre tous les canaux SMI. Si une paire de canaux SMI comporte plus de modules DIMM
que les autres, la mémoire supplémentaire sur cette paire de canaux SMI ne bénéficie pas du
mécanisme d'entrelacement parmi les contrôleurs de mémoire.
Architecture de mémoire pour processeurs 1 et 3
Canal Connecteur Numéro du connecteur
1 A
E
4
3
2 C
G
2
1
3 A
E
5
6
4 C
G
7
8
5 B
F
12
11
48 Chapitre 4 Installation des options matérielles FRWW