Asus P5LD2-X/GBL - Manuel (Page 81)

ASUS P5LD2-X/GBL 4-23
Advanced Chipset Settings
Configure DRAM Timing by SPD [Enabled]
Lorsque cet élément est activé, les paramètres de timing de DRAM sont réglés en
fonction du SPD de la DRAM (Serial Presence Detect). Désactivé, vous pouvez
régler les paramètres de timings DRAM manuellement via les sous-éléments. Les
sous-éléments suivants apparaissent lorsque cet élément est passé sur Disabled.
Options de configuration: [Disabled] [Enabled]
DRAM CAS# Latency [5 Clocks]
Contrôle la latence entre la commande de lecture SDRAM et le temps auquel
la donnée devient effectivement disponible.
Options de configuration: [6 Clock] [5 Clocks] [4 Clocks] [3 Clocks]
DRAM RAS# Precharge [4 Clocks]
Contrôle les périodes d’inactivité après avoir envoyé une commande
précharge à la DDR SDRAM. Options de configuration: [2 Clocks] [3 Clocks]
[4 Clocks] [5 Clocks] [6 Clocks]
DRAM RAS# to # Delay [4 Clocks]
Contrôle la latence entre la commande active de la DDR SDRAM et la
commande lecture/écriture. Options de configuration: [2 Clocks] [3 Clocks] [4
Clocks] [5 Clocks] [6 Clocks]
DRAM # Activate to Precharge [15 Clocks]
Options de configuration: [4 Clocks] [5 Clocks] ~ [18 Clocks]
DRAM Write Recovery Time [4 Clocks]
Options de configuration: [2 Clocks] [3 Clocks] [4 Clocks] [5 Clocks] [6
Clocks]
4.4.4 Chipset
Le menu chipset vous permet de modifier les paramètres avancés du chipset.
Choisissez un élément et pressez <Entrée> pour afficher le sous-menu.
Select Screen
Select Item
+- Change Option
F1 General Help
F10 Save and Exit
ESC Exit
Advanced Chipset Settings
Configure DRAM Timing by SPD [Enabled]
Hyper Path 3 [Auto]
DRAM Throttling Threshold [Auto]
Boot Graphic Adapter Priority [PCI Express/PCI]
PEG Buffer Length [Auto]
Link Latency [Auto]
PEG Root Control [Auto]
Slot Power [Auto]
High Priority Port Select [Disabled]
Enable or Disable
Configure DRAM Timing
by SPD